Чиплетные сборки, интерфейсы UCIe, RISC-V и другие архитектурные решения.
Чиплеты Nexus и Oscar образуют, по утверждению компании, первую в мире платформу двумерных решёток микролазеров с вертикальным резонатором для связи ИИ-систем за пределами возможностей меди. Начальная дальность по оптике — около 50 метров, а повреждённая линия подменяется запасной на ходу.

Присяжные признали, что Arm нарушила архитектурное лицензионное соглашение, задержав средства тестирования микросхем и исправления к программам, и умышленно вредила делам Qualcomm. Возмещение назначено символическое — по одному доллару за каждое из двух удовлетворённых требований.
В 1998 году глава National Semiconductor Брайан Халла обещал к середине 1999-го сократить число микросхем в компьютере с двенадцати до одной и сделать возможным компьютер дешевле 500 долларов. Компания собрала нужные блоки пятью покупками, а конкурент SGS-Thomson ответил, что подражание — высшая форма лести.

Программное ядро на базе VexiiRiscv собирается в конфигурации от одного до четырёх процессоров с частотой до 400 МГц, семистадийным конвейером и кэшем второго уровня до 512 КБ. Поддерживаются DDR3, LPDDR4x и HyperRAM с внешней памятью от 4 МБ до 8 ГБ.

Китай впервые принял отдельный документ в поддержку RISC-V, подняв открытую архитектуру до уровня государственной стратегии. Статья разбирает её устройство, десятилетний путь, четыре структурных преимущества и всю цепочку ИИ-решений: от процессорных блоков и микросхем до программного стека и внедрений в промышленности, медицине и автомобилях.
Платформа Apex подбирает варианты реализации без привлечения САПР и проверяет их формальной эквивалентностью. В одном из проектов MIPS она закрыла нарушение по временным задержкам менее чем за три часа, сократив задержку критического пути на 33%.
Sapphire RV64 продолжает семейство Sapphire SoC и рассчитан на встраиваемый Linux и периферийный ИИ: больше адресуемой памяти, кэш второго уровня и блок управления памятью SV39.

Версии серии Versal RF получат до четырёх интерфейсов UCIe-SP и до двух UCIe-AP с суммарной пропускной способностью внутри корпуса в несколько терабит в секунду. Это позволит соединять их с чиплетами других производителей без переделки монолитных кристаллов. Серийные чиплеты ожидаются в четвёртом квартале 2027 года.